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TSV 를 이용한 3 차원 적층 패키지의 본딩 공정에 의한 휨 현상 및 응력 해석

Title 
TSV 를 이용한 3 차원 적층 패키지의 본딩 공정에 의한 휨 현상 및 응력 해석
Other Titles 
Warpage and Stress Simulation of Bonding Process-Induced Deformation for 3D Package Using TSV Technology
Authors 
이행수
Authors 
김경호; 좌성훈
Keywords 
관통 실리콘 비아, 3차원 패키지, 휨 현상, 유한요소해석, 접합 공정, TSV, 3D Package, Warpage, Finite Element Analysis, Bonding Process
Issue Date 
2012
Publisher 
한국과학기술정보연구원(KISTI)
Journal 
한국정밀공학회지 (한국정밀공학회)
Vol. 
29
Issue 
5
Pages 
563 ~ 571
Abstract 
TSV 기술을 사용하는 3D 집적화 패키지에서, 본딩은 중합을 위한 핵심 기술이고, 칩 또는 웨이퍼를 상호 연결시킨다. 그러나, 접착 공정 동안, 뒤틀림과 높은 스트레스는 도입되고, 접합시키는 2개 칩과 칩의 실패 사이에 정렬 오류 문제로 이어질 것이다. 본 논문에서, 유한 소자 접근법은 접착 공정 동안 뒤틀림과 스트레스를 예상하는데 사용된다. 특히, 직접적으로 합착 오정렬에 영향을 미친 평면내부 변형은 밀접하게 분석된다. Sn-Ag 솔더 본딩, 구리-구리 직접 접합과 SiO2 직접 접합인 본딩 기술의 3가지 타입이 비교된다. 수치 해석은 뒤틀림과 스트레스가 누산되고, 각각 밀착 공정을 위해 더 크게 되는 것을 나타낸다. 평면내부 변형은 접착 공정 동안 매우 아웃-of-비행기보다 크다. 구리-구리 본딩은 가장 큰 뒤틀림을 보여주고, 반면에 SiO2 직접 접합은 가장 작은 뒤틀림을 보여준다. 스트레스를 위해, Sn-Ag 솔더 본딩은 가장 큰 스트레스를 보여주고, 반면에 구리-구리 본딩은 가장 작은 것을 보여준다. 스트레스는 주로 인터페이스에 집중된다 그 홀과 실리콘 칩을 통해 또는 홀과 본딩 영역을 통해. 정렬 불량은 구리-구리 동안 유도했고 Sn-Ag 솔더 본딩은 비어경의 사이즈보다 동등한 또는 크고 그러므로 접착 온도와 패키지 소재의 적절한 선택을 낮춤으로써 감소되어야 한다.
In 3D integration package using TSV technology, bonding is the core technology for stacking and interconnecting the chips or wafers. During bonding process, however, warpage and high stress are introduced, and will lead to the misalignment problem between two chips being bonded and failure of the chips. In this paper, a finite element approach is used to predict the warpages and stresses during the bonding process. In particular, in-plane deformation which directly affects the bonding misalignment is closely analyzed. Three types of bonding technology, which are Sn-Ag solder bonding, Cu-Cu direct bonding and SiO2 direct bonding, are compared. Numerical analysis indicates that warpage and stress are accuμlated and become larger for each bonding step. In-plane deformation is μch larger than out-of-plane deformation during bonding process. Cu-Cu bonding shows the largest warpage, while SiO2 direct bonding shows the smallest warpage. For stress, Sn-Ag solder bonding shows the largest stress, while Cu-Cu bonding shows the smallest. The stress is mainly concentrated at the interface between the via hole and silicon chip or via hole and bonding area. Misalignment induced during Cu-Cu and Sn-Ag solder bonding is equal to or larger than the size of via diameter, therefore should be reduced by lowering bonding temperature and proper selection of package materials.
URI 
http://kiss.kstudy.com/search/detail_page.asp?key=50508692
http://repository.uc.ac.kr/handle/2014.oak/291
ISSN 
1225-9071
Appears in Collections
04. 기계공학부 > 연구논문

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